Matthias Biermann
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10 KiB
TeX
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\section{Einleitung}
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\subsection{Projektbeschreibung und Zielsetzung}
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Dieses Projekt umfasst die Konzeptionierung und Implementierung eines IPs zur Berechnung einer 32 Bit Cyclic Redundancy Check (CRC)-Prüfsumme.
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Die Verarbeitung erfolgt paketweise, wobei die Daten aus dem Speicher gelesen, verarbeitet und mit angehängter Prüfsumme wieder zurückgeschrieben werden.
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Der Speicherzugriff erfolgt über eine AXI-Master-Schnittstelle.
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Nach Implementierung der Hardware erfolgt die Erstellung von Software, welche die Konfiguration und Steuerung des IP-Cores übernimmt.
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Der Softwarepart dieser Arbeit besteht aus zwei Programmen.
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Beim ersten handelt es sich um ein C-Programm, welches "bare metal" auf dem Mikroprozessor des hier verwendeten Entwicklungsboards \cite{ZyboBoard} ausgeführt wird.
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Das zweite Programm wird im Kontext eines Linux Betriebssystems ausgeführt und beinhaltet die Implementierung eines ausführlichen Testprogramms, welches die Funktionalität des IP-Cores überprüft.
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\subsection{Anforderungen}
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Die Anforderungen an das Projekt und an das zu erstellende IP umfassen folgende Punkte:
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\begin{itemize}
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\item Implementierung eines \textbf{CRC-Berechnungsmoduls} als \textbf{IP-Core}
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\item \textbf{Paketweises Einlesen} von Daten aus dem Speicher über einen \textbf{Full-AXI-Master}
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\item Berechnung einer korrekten CRC-Prüfsumme mit \textbf{konfigurierbaren Parametern} (InitialValue, Polynomial, FinalXOR, Input/OutputReflected)
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\item \textbf{Anfügen der Prüfsumme} an das ursprüngliche Datenpaket
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\item \textbf{Zurückschreiben} der Daten über einen \textbf{Full-AXI-Master}
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\item Unterstützung von \textbf{Interrupts} zur Synchronisation mit der CPU
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\item Validierung der Hardwareimplementierung durch \textbf{Simulation und Messungen}
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\item Implementierung eines \textbf{Testprogramms} zur Überprüfung der Funktionalität
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\item Möglichst hoher \textbf{Datendurchsatz} bei einer Frequenz von \qty{100}{\MHz}
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\end{itemize}
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\subsection{CRC- Theoretische Grundlagen}
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Der Cyclic Redundancy Check (CRC) ist ein Verfahren zur Fehlererkennung, welches in der Regel in digitalen Kommunikationssystemen eingesetzt wird.
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\section{Konzept und Umsetzung des CRC-DMA-IP}
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Im Rahmen dieses Projektes wurde ein IP-Block entwickelt, welcher die komplette CRC-DMA Funktionalität beinhaltet.
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Dieser kann anschließend in ein größeres System eingebunden werden, um die CRC-Prüfsummen von Datenpaketen zu berechnen und diese wieder zurückzuschreiben.
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Die Einbindung in ein Gesamtsystem wird in Abschnitt~\ref{sec:Einbindung} beschrieben.
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Alle im Folgenden dargestellten Blockschaltbilder und VHDL-Quelldateien befinden sich im Vivadprojekt \texttt{axi\_crc\_dma} in den beigefügten Dateien.
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\subsection{Entity / Schnittstellen}
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\begin{figure}[H]
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\centering
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\includegraphics[width=0.6\textwidth]{Blockschaltbilder/axi_crc_dma_ip_entity.png}
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\caption{Entity des IP \texttt{axi\_crc\_dma\_ip}}
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\label{fig:CRC_DMA_IP_Entity}
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\end{figure}
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In Abbildung~\ref{fig:CRC_DMA_IP_Entity} ist die Entity des IPs \texttt{axi\_crc\_dma\_ip} dargestellt.
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Die AXI Master Schnittstelle \emph{M\_AXI} dient zum Lesen und Schreiben der Daten aus dem Speicher.
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Über die \emph{S\_AXIL} Schnittstelle kann das IP gesteuert und konfiguriert werden.
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In Tabelle~\ref{tab:crc_dma_registers} sind die dafür zur Verfügung stehenden Register aufgelistet.
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\begin{table}[H]
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\centering
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\begin{tabular}{|c|l|l|}
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\hline
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\textbf{Adresse} & \textbf{Registername} & \textbf{Beschreibung} \\ \hline
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\multirow{3}{*}{0x00} & \multirow{3}{*}{\texttt{Control}}
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& [0] Run \\ \cline{3-3}
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& & [1] Interrupt Enable \\ \cline{3-3}
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& & [31:2] Reserved \\ \hline
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\multirow{2}{*}{0x04} & \multirow{2}{*}{\texttt{Interrupt Status}}
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& [0] Interrupt Status \\ \cline{3-3}
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& & [31:1] Reserved \\ \hline
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\multirow{1}{*}{0x08} & \texttt{Read Address}
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& [31:0] Startadresse der zu lesenden Datenpakete \\ \hline
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\multirow{1}{*}{0x0C} & \texttt{Write Address}
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& [31:0] Zieladresse für Daten + Prüfsumme \\ \hline
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\multirow{2}{*}{0x10} & \multirow{2}{*}{\texttt{Packet Size}}
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& [15:0] Paketgröße Minus 1 in Worte \\ \cline{3-3}
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& & [31:16] Reserved \\ \hline
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\multirow{2}{*}{0x14} & \multirow{2}{*}{\texttt{Number Packets}}
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& [15:0] Anzahl der Pakete Minus 1 \\ \cline{3-3}
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& & [31:16] Reserved \\ \hline
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\multirow{1}{*}{0x18} & \texttt{Polynomial}
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& [31:0] Generatorpolynom für CRC-Berechnung \\ \hline
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\multirow{1}{*}{0x1C} & \texttt{Initial Value}
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& [31:0] Initialwert der CRC-Berechnung \\ \hline
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\multirow{1}{*}{0x20} & \texttt{Final XOR}
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& [31:0] Wert für Finale XOR-Verknüpfung \\ \hline
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\multirow{3}{*}{0x24} & \multirow{3}{*}{\texttt{InOutReflected}}
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& [0] Input Reflected \\ \cline{3-3}
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& & [1] Output Reflected \\ \cline{3-3}
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& & [31:2] Reserved \\ \hline
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\multirow{3}{*}{0x28} & \multirow{3}{*}{\texttt{AxCache}}
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& [3:0] M\_AXI AWCache \\ \cline{3-3}
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& & [7:4] M\_AXI ARCache \\ \cline{3-3}
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& & [31:8] Reserved \\ \hline
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\end{tabular}
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\caption{Registerübersicht der CRC-DMA IP}
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\label{tab:crc_dma_registers}
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\end{table}
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Mit dem Register \texttt{Control} kann das IP gesteuert werden.
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Um die CRC-Berechnung zu starten, muss Bit 0 gesetzt werden.
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Solange das IP aktive ist, bleibt das Bit 0 gesetzt.
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Das Löschen des Bit 0 hat keine Wirkung.
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Ein gestarteter Vorgang kann also nicht vorzeitig abgebrochen werden.
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Mit dem Register \texttt{Interrupt Status} kann der Status des Interrupts ausgelesen werden.
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Wenn der Interrupt aktiviert ist, wird dieser gesetzt, sobald die CRC-Berechnung abgeschlossen ist.
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Zeitgleich wird der Interruptausgang des IPs auf High gesetzt.
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Bevor das IP erneut gestartet werden kann, muss der Interrupt durch das Löschen des Bits 0 zurückgesetzt werden.
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Die Register \texttt{Read Address} und \texttt{Write Address} dienen zur Konfiguration der Speicheradressen, von denen die Daten gelesen und wieder zurückgeschrieben werden.
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Die Register \texttt{Packet Size} und \texttt{Number Packets} dienen zur Konfiguration der Paketgröße und der Anzahl der zu verarbeitenden Pakete.
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Das IP arbeitet wort-weise.
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Es können keine einzelnen Bytes adressiert werden.
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Das heißt, das die konfigurierten Adressen word-aligned sein müssen und die Paketgröße und -anzahl in Worten angegeben werden müssen.
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Die Register \texttt{Polynomial}, \texttt{Initial Value}, \texttt{Final XOR} und \texttt{InOutReflected} dienen zur Konfiguration der CRC-Berechnung.
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Mit dem Register \texttt{AxCache} können die Werte für die \emph{ARCache} und \emph{AWCache} Signale der AXI Master Schnittstelle konfiguriert werden.
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Das Verändern dieses Registers ist nicht notwendig, da der Standartwert bereits eine korrekte Funktionalität des IPs gewährleistet.
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Es kann im Folgenden vernachlässigt werden.
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\subsection{Architecture}
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\begin{figure}[H]
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\includegraphics[width=1.0\textwidth]{Blockschaltbilder/axi_crc_dma_ip_interfaces_view.png}
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\caption{Architecture des IP \texttt{axi\_crc\_dma\_ip} im Interfaces-View}
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\label{fig:CRC_DMA_IP_ArchitectureInterfaces}
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\end{figure}
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In Abbildung~\ref{fig:CRC_DMA_IP_ArchitectureInterfaces} ist der grundlegende Aufbau des IPs \texttt{axi\_crc\_dma\_ip} dargestellt.
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Das IP besteht aus insgesamt vier Komponenten, die untereinander über AXI-Stream Schnittstellen kommunizieren und Daten weitergeben.
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In den folgenden Abschnitten werden die einzelnen Komponenten genauer beschrieben.
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\subsubsection{DMA Komponente - axis\_dma}
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\begin{figure}[H]
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\centering
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\includegraphics[width=0.5\textwidth]{Blockschaltbilder/axis_dma_entity.png}
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\caption{Entity des der Komponente \texttt{axis\_dma}}
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\label{fig:AxisDMA_entity}
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\end{figure}
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Die Komponente \texttt{axis\_dma} ist die steuernde Komponente in diesem System.
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Sie ist für das Lesen und Schreiben der Daten aus dem Speicher über die \emph{M\_AXI} Schnittstelle zuständig.
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Dabei werden die gelesenen Datenpakete zunächst an einen FIFO-Speicher über die \emph{M\_AXIS} Schnittstelle weitergegeben.
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Über die \emph{M\_AXIS} Schnittstelle werden die Datenpakete mit angehängter Prüfsumme wieder angenommen und zurück in den Speicher geschrieben.
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Die Komponente arbeitet bei den Speicherzugriffen über die \emph{M\_AXI} Schnittstelle immer mit möglichst großen Burstlängen, um möglichst effiziente Speicherzugriffe zu gewährleisten.
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Um sicherzustellen, dass das System dabei genug Daten aufnehmen kann bzw. zur Verfügung stellen kann, werden zwei FIFO-Speicher verwendet.
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Die maximale Burstlänge in diesem System beträgt 16 Worte.
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Die FIFO-Speicher haben eine Tiefe von 256 Worten, um ausreichend Daten puffern zu können, damit bei Verzögerungen der \emph{M\_AXI} Lesezugriffe die CRC-Berechnungskomponente trotzdem ununterbrochen Daten verarbeiten kann.
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Die Eingänge \emph{S\_AXIS\_NUM\_AVIL} und \emph{M\_AXIS\_NUM\_FREE} dienen zur Überwachung der Füllstände der FIFO-Speicher.
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Abhängig davon, ob genug Daten zum Schreiben oder genug freier Speicher zu Verfügung steht, werden die \emph{M\_AXI} Zugriffe gestartet.
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Die Komponente ist bei Schreib- und Lesebursts in der Lage, 4kB-Adressgrenzen zu erkennen und passt entsprechend die Burstlängen und die Adressen des nächsten Zugriffs an.
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\begin{figure}[H]
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\centering
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\includegraphics[width=1.0\textwidth]{Blockschaltbilder/axi_crc_dma_ip_default_view.png}
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\caption{Architecture des IP \texttt{axi\_crc\_dma\_ip}}
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\label{fig:CRC_DMA_IP_Architecture}
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\end{figure}
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\subsubsection{CRC-Berechnung}
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\subsection{Einbindung in ein Gesamtsystem} \label{sec:Einbindung}
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\section{Konzept und Umsetzung der Software}
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\section{Testkonzept und Ergebnisse}
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\section{Fazit und Ausblick}
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%Anhang im ZIP-Ornder außer Litaratur
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