Matthias Biermann 9a37389d48 axis_crc: Inital value, Final XOR und Input/Output reflected aber dafür Timingfehler

2025-02-10 13:10:23 +01:00

..

CRC_Test

CRC timing test + entity of axi_crc component

2025-01-25 11:53:10 +01:00

Milestone4

AXI Schreiben

2025-02-08 17:22:35 +01:00

stm2mem

axis_crc: Inital value, Final XOR und Input/Output reflected aber dafür Timingfehler

2025-02-10 13:10:23 +01:00