Matthias Biermann 9a37389d48 axis_crc: Inital value, Final XOR und Input/Output reflected aber dafür Timingfehler

2025-02-10 13:10:23 +01:00

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aci_crc_dma

axis_crc: Inital value, Final XOR und Input/Output reflected aber dafür Timingfehler

2025-02-10 13:10:23 +01:00

axi_crc_dma_ip

axi_crc_dma

2025-02-09 17:09:21 +01:00

axi3_slave_verif.vhd

AXI Schreiben

2025-02-08 17:22:35 +01:00

axis_crc_16.vhd

axis_crc Fehler gefixt

2025-02-02 05:17:10 +01:00

axis_crc_alt copy.vhd

basic axis_crc_tb läuft

2025-02-01 20:28:53 +01:00

axis_crc_tb_chatgpt.vhd

basic axis_crc_tb läuft

2025-02-01 20:28:53 +01:00

axis_crc_tb.vhd

axis_crc: Inital value, Final XOR und Input/Output reflected aber dafür Timingfehler

2025-02-10 13:10:23 +01:00

axis_crc.vhd

axis_crc: Inital value, Final XOR und Input/Output reflected aber dafür Timingfehler

2025-02-10 13:10:23 +01:00

axis_dma.vhd

axis_crc: Inital value, Final XOR und Input/Output reflected aber dafür Timingfehler

2025-02-10 13:10:23 +01:00